Аннотация

Роль программируемых логических интегральных схем (ПЛИС, FPGA) при разработке встроенных плат претерпела значительные изменения: от второстепенного элемента, выполнявшего простые функции логической склейки, до основного вычислительного блока, обеспечивающего гетерогенные вычисления, расширение высокоскоростных интерфейсов и реконфигурируемое ускорение. В статье на примере перехода архитектур встроенных плат от однопроцессорных к гетерогенным платформам системно анализируются три ключевые функции ПЛИС: мостовая обработка интерфейсов и преобразование протоколов, аппаратное ускорение и обработка сигналов в реальном времени, а также гетерогенные вычисления на уровне систем‑на‑кристалле (SoC). На практических примерах разработки плат для авионики, промышленного управления и медицинской визуализации показана незаменимость ПЛИС по сравнению с универсальными процессорами в части детерминированной обработки, гибкости интерфейсов и регулирования энергопотребления. Рассматривается также влияние формирования экосистемы отечественных ПЛИС и открытого модульного проектирования на парадигму разработки встроенных плат.

I. Введение

Проектирование встроенных плат длительное время строилось вокруг микропроцессоров; функциональные границы платы определялись тактовой частотой процессора, набором периферийных интерфейсов и программным стеком. Однако при расширении областей применения в сторону обработки сигналов в реальном времени, агрегации многопротокольных интерфейсов и краевого логического вывода ИИ последовательная модель выполнения универсальных процессоров и фиксированный набор периферии становятся узким местом.

Внедрение ПЛИС изменило данную ситуацию. В отличие от универсальных процессоров, ПЛИС реализуют аппаратный параллелизм за счёт программируемых логических ресурсов; их функционал окончательно формируется после загрузки конфигурационного битового потока в виде конкретной электрической схемы. Благодаря свойству «аппаратной программируемости» свобода проектирования встроенных плат выходит за рамки программного уровня и распространяется на аппаратную часть: одна и та же плата может адаптироваться к разным рабочим нагрузкам путём загрузки различных битовых потоков без замены оборудования.

В настоящей статье рассматривается эволюция роли ПЛИС в составе встроенных плат, анализируется практика проектирования по трём направлениям — расширение интерфейсов, аппаратное ускорение и гетерогенные вычисления, а также обсуждается влияние тенденций локализации и модульности на данную область.

II. Эволюция роли ПЛИС в проектировании встроенных плат

2.1 От «логики склейки» к вычислительному ядру

На ранних этапах разработки встроенных плат ПЛИС преимущественно выполняли роль так называемой «логики склейки» (glue logic): обеспечивали соединение процессора с периферийными компонентами, реализовывали дешифрацию адресов и преобразование временных диаграмм шин. На данном этапе ПЛИС заменяли логические микросхемы серии 74 и сложные программируемые логические устройства CPLD; разработчики в первую очередь ориентировались на количество выводов и объём логических вентилей.

С ростом степени интеграции ПЛИС и появлением жёстких ядер встроенных процессоров их роль коренным образом изменилась. В серии Xilinx Zynq‑7000 система процессоров ARM Cortex‑A9 (PS) и программируемая логика ПЛИС (PL) объединены в одном кристалле; адаптивная система‑на‑кристалле AMD Versal дополнительно интегрирует в блок PL движки ИИ и цифровые сигнальные процессоры DSP. На таких платформах логические ресурсы ПЛИС перестают выступать лишь в роли соединительных элементов и становятся вычислительными ресурсами для обработки сигналов, ускорения протоколов и разгрузки алгоритмов. Согласно результатам разработки встроенной системы для цифровой обработки сигналов модуль ПЛИС взаимодействует с процессором ARM через расширенный интерфейс памяти EMIF и универсальные порты ввода‑вывода: ПЛИС отвечает за высокоскоростную обработку сигналов, а ARM — за системное управление и взаимодействие с пользователем. Оба компонента образуют цельную встроенную платформу на основе тесной связи.

2.2 Инженерная ценность реконфигурируемости

Реконфигурируемость ПЛИС имеет уникальное практическое значение при проектировании встроенных плат. В случае традиционных специализированных интегральных схем (ASIC) функционал нельзя изменить после изготовления кристалла, а обновление программного обеспечения универсальных процессоров ограничено набором команд и аппаратной периферией. ПЛИС предлагает третий вариант: переопределение цифровой логики платы путём обновления битового потока без замены физического оборудования.

Данное свойство особенно важно для сценариев, требующих быстрой итерации разработки или динамического переключения задач. Исследования интеллектуальных узлов для автономных летательных аппаратов отмечают, что реконфигурируемость ПЛИС позволяет перенастраивать логические функции системы во время работы в соответствии с требованиями решаемых задач, достигая динамического баланса между производительностью, энергопотреблением и гибкостью. При проектировании встроенных плат это означает, что одна аппаратная платформа может использоваться на разных стадиях применения: на этапе прототипирования полный набор функций реализуется за счёт богатых логических ресурсов, а на этапе развёртывания продукта логика упрощается для снижения энергопотребления и стоимости.

III. ПЛИС как узел мостовой обработки интерфейсов и преобразования протоколов

3.1 Аппаратная реализация многопротокольных интерфейсов

Требования к интерфейсам встроенных плат часто выходят за рамки встроенной периферии процессоров. Разнообразные коммуникационные протоколы промышленных полевых шин, шин авионики, высокоскоростных последовательных интерфейсов постоянно ставят новые задачи по расширению интерфейсных возможностей плат. Благодаря программируемым ресурсам ввода‑вывода и настраиваемым IP‑ядрам протоколов ПЛИС естественным образом выступают в роли узла мостовой обработки интерфейсов.

В области авионики типовой пример такого подхода демонстрирует система преобразования протоколов на платформе ZYNQ. Система должна упаковывать последовательные данные цифровых датчиков, аналоговые сигналы напряжения и пакеты шины CAN в кадры сообщений шины 1553B. Блок PL при помощи пользовательского IP‑ядра управляет сбором аналоговых сигналов через АЦП, а на блоке PS выполняется стек протоколов для обработки упаковки данных и планирования работы шины. Совместная работа блоков PL и PS позволяет гибко настраивать систему в режиме контроллера шины или удалённого терминала по принципу «программно‑определяемый функционал».

Ключевая логика данной схемы заключается в следующем: блок PL ПЛИС выполняет аппаратную генерацию временных диаграмм и обработку сигналов, связанных с протоколом, а процессор на блоке PS отвечает за конечные автоматы верхнего уровня протокола и управление данными. Такое разделение — «аппаратная обработка временных параметров, программная обработка логики» — обеспечивает детерминизм коммуникации при сохранении гибкости конфигурации.

3.2 Управление пропускной способностью высокоскоростных интерфейсов

При необходимости обработки многоканальных высокоскоростных потоков данных управление пропускной способностью интерфейсов становится критическим ограничением проектирования. Приёмопередатчики GTY/GTH ПЛИС обеспечивают последовательную пропускную способность десятки гигабит в секунду на канал; в сочетании с лёгкими IP‑ядрами протоколов Aurora или SRIO они реализуют высокопроизводительную детерминированную передачу данных между платами и внутри них. В системе высокоскоростного сбора данных для оптических аналого‑цифровых преобразователей используется ПЛИС Virtex UltraScale VU9P. С помощью IP‑ядра GTY реализован приём высокоскоростных данных и выравнивание последовательных потоков при частоте дискретизации 10 ГГц; данные временно сохраняются в блоковой ОЗУ Block RAM и далее передаются по интерфейсу UART. Таким образом сбор, обработка и передача данных реализованы в рамках одной платы.

Роль интерфейсов ПЛИС также велика в задачах промышленного управления. Встроенная плата управления промышленной полевой шиной на основе ПЛИС компании Zhongke Yihaiwei внутри кристалла ПЛИС использует IP‑ядра шин для реализации контуров регулирования тока и скорости, а DSP‑процессор отвечает за контур положения. Формируется архитектура с разделением обязанностей: «ПЛИС управляет контурами регулирования в реальном времени, DSP отвечает за принятие алгоритмических решений».

IV. ПЛИС как движок аппаратного ускорения

4.1 Преимущества детерминизма при обработке сигналов в реальном времени

В приложениях на основе встроенных плат для радиолокации, гидролокации, медицинской визуализации требуется обработка непрерывных высокоскоростных потоков данных. При этом требования к детерминизму задержек обработки оказываются важнее требований к средней пропускной способности. Иерархия кэш‑памяти и планирование операционной системы универсальных процессоров приводят к непредсказуемым колебаниям времени выполнения операций. Аппаратная параллельная структура ПЛИС изначально обладает детерминизмом: задержка реализованного на ПЛИС дерева сумматоров определяется количеством логических ступеней и не зависит от входных данных.

Данное свойство обуславливает сложность замены ПЛИС при обработке сигналов в реальном времени. В упомянутой выше системе сбора данных для оптических АЦП внутри ПЛИС реализован алгоритм выравнивания входных высокоскоростных последовательных данных. Конвейерная обработка использует детерминированную задержку доступа к Block RAM, что позволяет избежать неопределённых задержек, обусловленных обращениями к памяти DDR.

4.2 Аппаратное ускорение логического вывода нейронных сетей

Краевой логический вывод ИИ — новое направление применения ПЛИС для аппаратного ускорения. В отличие от масштабного параллелизма графических процессоров GPU, преимущество ускорения на ПЛИС заключается в настраиваемых трактах данных и аппаратной адаптации к вычислениям с низкой разрядностью. В рамках исследований на отечественной интеллектуальной реконфигурируемой платформе «Хунсин» разработано программное ядро ускорителя нейронных сетей, которое реализует логический вывод квантованных нейронных сетей на программируемой логике. Эксперименты показывают, что производительность данного программного ядра сопоставима с ядром DPU от AMD Xilinx. При этом производительность выполнения сетей ResNet18 и ResNet50 под управлением сопутствующей встроенной операционной системы реального времени «Хунту» в 4 раза выше по сравнению со средой PetaLinux.

Данное сравнение иллюстрирует важный принцип проектирования ускорения ИИ на ПЛИС: эффект ускорения определяется не только оптимизацией аппаратной логики, но и поддержкой планирования аппаратных ускорителей со стороны операционной системы. Если операционная система реального времени отслеживает состояние выполнения ускорителя и координирует с ним планирование задач, сквозная производительность логического вывода возрастает значительно сильнее, чем за счёт одного лишь аппаратного ускорения.

V. ПЛИС как ядро платформы гетерогенных вычислений

5.1 Совместное проектирование аппаратного и программного обеспечения для SoC‑ПЛИС

Появление систем‑на‑кристалле на базе ПЛИС (SoC FPGA) преобразовало парадигму разработки встроенных плат: от межплатной гетерогенности «процессор + ПЛИС» к внутрикристальной гетерогенности «PS + PL». Такая интеграция устраняет узкие места по пропускной способности и накладные задержки межплатных шин (EMIF, PCIe). Обмен данными между блоками PS и PL осуществляется на скорости внутрикристальных шин.

В рамках такой архитектуры ключевым решением при проектировании плат становится разделение функций между аппаратной и программной частью. В структуре бортового компьютера на базе связки ARM + ПЛИС для решения проблемы несоответствия пропускной способности шины PC/104 и основной оперативной памяти системы логика управления временными диаграммами шины перенесена в реализацию IP‑ядра ПЛИС. В результате скорость передачи данных между модулями достигла 40 Мбит/с. Данная модель разделения — «размещение чувствительной ко времени логики в блоке PL, а логики принятия решений — в блоке PS» — является типичной стратегией проектирования плат на SoC‑ПЛИС.

5.2 Реконфигурируемые вычисления и динамическое переключение функций

Реконфигурируемые вычисления расширяют возможности программирования ПЛИС со стадии проектирования на стадию эксплуатации. Встроенная система может загружать новые битовые потоки во время работы и переключать отдельные логические функции без остановки системы. В исследовании автономной реконфигурируемости ПЛИС предложен метод непосредственной генерации битовых потоков ПЛИС внутри встроенного процессора. С использованием открытого набора инструментов синтез логики и конфигурирование выполняются на процессоре, поэтому переключение функций ПЛИС не требует внешней среды разработки.

В бортовых космических вычислительных модулях реконфигурируемые блоки обработки обеспечивают динамическую перезагрузку программ для ПЛИС на базе SRAM по шине SMAP. Это поддерживает переключение задач и обновление функционала уже на орбите. Данная возможность имеет высокую значимость для встроенных систем, которым необходимо адаптироваться к разным режимам работы в течение срока службы или компенсировать деградацию оборудования.

VI. Практика проектирования и экосистема

6.1 Модульный подход на основе модулей системы‑на‑модуле (SoM)

Распространение модулей системы‑на‑модуле (SoM) изменяет подход к разработке встроенных плат на ПЛИС. Модуль SoM объединяет ПЛИС с сопутствующей памятью DDR, тактовыми цепями и системой управления питанием в компактный блок; несущая плата должна обеспечивать только специализированные для приложения интерфейсы и периферию. Основная плата MYC‑YM90X, созданная в сотрудничестве компаний Mil Electronics и Anlu Technology, построена на FPSoC Anlu Feilong DR1M90. В ней интегрированы двухъядерный процессор Cortex‑A35, 95 тыс. программируемых логических элементов и нейронный процессор NPU производительностью 0,4 TOPS. Поддерживаются высокоскоростные интерфейсы MIPI, LVDS; модуль удовлетворяет требованиям реального времени для задач промышленного технического зрения и интеллектуальных электросетей.

При таком модульном подходе центр тяжести разработки плат смещается от проектирования схем на уровне кристаллов к проектированию интерфейсов несущих плат, снижая требования к опыту разработчиков аппаратного обеспечения. Производители, такие как ALINX, строят продуктовые линейки по схеме «основная плата + функциональная плата + дочерняя плата FMC + матрица IP‑ядер». Это позволяет разработчикам быстро собирать решения плат под конкретные задачи комбинаторным способом.

6.2 Формирование экосистемы отечественных ПЛИС

Применение отечественных ПЛИС при проектировании встроенных плат переходит от простой замены импортных компонентов к созданию системных решений. Компания Zhongke Yihaiwei на основе ПЛИС серии EQ6HL предлагает комплекс решений плат для управления промышленными полевыми шинами, коммуникации по шине 1553B, управления фазированными антеннами и волоконно‑оптическими гироскопами. Сформирована полная продуктовая цепочка: от кристаллов ПЛИС через основные платы к прикладным платам. Серия FPSoC Feilong от компании Anlu Technology благодаря партнёрству по экосистеме IDH с Mil Electronics встроена в линейку стандартизированных основных плат, снижая барьеры интеграции для конечных разработчиков.

Основная сложность при построении экосистемы отечественных ПЛИС заключается не в объёме логических ресурсов, а в степени зрелости инструментальных средств EDA и разнообразии IP‑ядер. Когда компиляционные инструменты отечественных ПЛИС будут стабильно обеспечивать сходимость временных параметров, а доступность распространённых IP‑ядер протоколов (Ethernet, PCIe, контроллеры DDR) достигнет уровня зарубежных аналогов, темпы внедрения таких ПЛИС в проектирование встроенных плат значительно ускорятся.

VII. Заключение

Роль ПЛИС при проектировании встроенных плат прошла эволюцию от опционального компонента до ключевого элемента архитектуры. На уровне интерфейсов программируемые выводы и пользовательские IP‑ядра протоколов ПЛИС решают проблему фрагментированных требований к интерфейсам плат. На уровне вычислений аппаратный параллелизм и детерминированные задержки удовлетворяют требованиям предсказуемости временных параметров при обработке сигналов в реальном времени. На архитектурном уровне SoC‑ПЛИС и реконфигурируемые вычисления расширяют пространство проектирования плат от статической аппаратной конфигурации к динамическому переключению функций во время работы.

Данная эволюция предъявляет новые требования к компетенциям разработчиков плат: необходимо одновременно понимать временные поведения цифровой логики, модели планирования встроенного программного обеспечения и системные бюджеты энергопотребления, находя компромисс между этими параметрами. В перспективе, по мере совершенствования мягких ядер RISC‑V для ПЛИС и внедрения передовых технологий компоновки chiplet, степень интеграции и гранулярность проектирования ПЛИС в составе встроенных плат будут расти. Понятие «программируемость» выйдет за рамки самого компонента ПЛИС и станет базовым свойством проектирования встроенного аппаратного обеспечения в целом.

Список литературы

[1] Чжоу Янь, Ван Тун, Ван Сю. Разработка платформы управления для бортовой интегрированной системы связи // Интегральные схемы и встроенные системы, 2026, т. 26, № 1, с. 31‑36.

[2] A ZYNQ‑Based Protocol Conversion System for Multi‑Source Heterogeneous Data and 1553B // IEEE, 2025.

[3] Го Тао, Чжоу Хайян, Ю Юйсин и др. Аппаратно‑программное ускорение ИИ на основе отечественной интеллектуальной реконфигурируемой платформы // Интегральные схемы и встроенные системы, 2025, т. 25, № 12, с. 8‑17.

[4] High‑Speed Data Processing System for Optical Analog‑to‑Digital Converters // IEEE, 2025.

[5] Boulissière H., Prost‑Boucle A., Vatajelu E. I. Autonomous FPGA Reconfigurability in Embedded Systems // EWDTS 2024.

[6] Компании Mil Electronics и Anlu Technology заключили стратегическое партнёрство в рамках экосистемы IDH // EEPW, 2025.

[7] Решения компьютерных плат на ПЛИС + RISC‑V и линейка модулей SoM компании Zhongke Yihaiwei // Платформа SHTQ, 2025.

[8] Разработка канала передачи данных шины PC/104 бортового компьютера на основе ZYNQ‑7000 // Авиационная вычислительная техника.

[9] Встроенная плата коммуникационного управления промышленной полевой шиной на ПЛИС Zhongke Yihaiwei // Платформа SHTQ, 2025.

[10] Бортовая космическая интеллектуальная вычислительная система: патент Китая.

[11] An Embedded Development System for Digital Signal Processing: полезная модель Китая № CN202142057U.

[12] Линейка модулей SoM и плат продуктов ALINX FPGA // ALINX, 2024.